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EASE 兼具图形化和文本化两种 HDL 输入方式，让您可以自由选择。您无需精通 Verilog 或 VHDL。创建新设计时，只需使用图形和文本混合方式输入即可。EASE 会自动为您生成所选语言（VHDL 或 Verilog）的优化 HDL 代码。行业标准的版本控制环境可处理设计和配置管理，支持多个用户同时在同一个 EASE 项目中工作。 可用版本: 9.6.x , 9.5.x ,… HDL Works EASE 9.6 Rev2 Win/Linux Tested Picture 功能与优势 图形化设计环境，可自动生成分层 VHDL 或 Verilog 代码 符合以下标准： – VHDL：IEEE-1076 87、93 等2008 – Verilog：IEEE-1364 95、2001、2005 – SystemVerilog：IEEE-2005、2009、2012、2017 虚拟记录可降低图表复杂性并提高灵活性 真正的多用户设计环境和相关的版本控制，由功能强大的设计环境浏览器管理 一键导入旧版 Verilog 或 VHDL 设计并提取图形层次结构 与业界最流行的仿真器和综合工具无缝集成 平台无关的数据库 集成 HDL 语言编辑器 实时错误报告 What is new in the 9.6 release More Information in English: HDL Works EASE 9.6