Riviera-PRO 旨在满足工程师在打造未来尖端 FPGA 和 SoC 器件时所需的验证需求。Riviera-PRO 结合了高性能仿真引擎、不同抽象级别的先进调试功能以及对最新语言和验证库标准的支持，从而实现了测试平台的极致生产力、可重用性和自动化。 可用版本: 2026.06 , 2025.04 , … Aldec Riviera-PRO 2026.06 Win/Linux 主要特性和优势 高性能仿真 丰富的仿真优化算法，可在 VHDL、Verilog/SystemVerilog、SystemC 和混合语言仿真中实现最高性能 业界领先的容量和仿真性能，可实现高回归吞吐量，从而开发最复杂的系统 支持最新的验证库，包括通用验证方法 (UVM) 支持 VHDL 验证库，包括 OSVVM 和 UVVM 高级调试 集成的多语言调试环境可自动执行耗时的设计分析任务并快速修复错误 UVM 工具箱、UVM 图、类查看器、事务流和数据，支持基于 OVM/UVM 类库的设计的可视化映射和调试 内置调试工具提供代码跟踪、波形、数据流、有限状态机窗口、覆盖率、断言和内存可视化功能 全面的基于断言的验证（SVA 和 PSL），可提高设计可观测性并缩短调试时间 高级代码和功能覆盖率功能以及覆盖率分析工具，可实现基于指标的快速验证收敛 高效的验证流程，用户可自定义测试计划并与覆盖率数据库关联 绘图查看器和图像查看器工具，用于可视化大型数据数组。 业界最佳投资回报率 Riviera-PRO 使 Aldec 客户能够以更低的成本在更短的时间内交付创新产品 提供构建完整设计和验证流程所需的合作伙伴关系和集成 部署任何 Aldec 解决方案均提供全面的培训和支持 More Information in English: Aldec Riviera-PRO 2026.06 Win/Linux
Active-HDL 是一款基于 Windows® 的集成式 FPGA 设计创建和仿真解决方案，专为团队协作环境而设计。Active-HDL 的集成设计环境 (IDE) 包含一套完整的 HDL 和图形化设计工具，以及 RTL/门级混合语言仿真器，可实现 FPGA 设计的快速部署和验证。 设计流程管理器可在设计输入、仿真、综合和实现流程中调用 200 多种 EDA 和 FPGA 工具，使团队能够在整个 FPGA 开发过程中始终使用同一平台。Active-HDL 支持来自 AMD、Intel、Lattice、Microchip、Quicklogic 等业界领先的 FPGA 器件。 可用版本: 17.x , 16.x , … Aldec Active-HDL 2026 v17.0 主要特性和功能 混合语言仿真： 通用内核引擎，支持 VHDL、Verilog、SystemVerilog 和 SystemC。 设计输入和管理： 包括框图、状态图和统一的项目管理工作区。 高级验证： 支持约束随机化、功能覆盖率和 UVM 结构。 调试工具： 提供交互式调试、代码覆盖率分析和加速波形查看器。 厂商集成： 可与 120 多个 FPGA 厂商工具流程对接，包括 Microchip、Lattice 和 Xilinx。 More Information in English: Aldec Active-HDL 2026 v17.0
Active-HDL is a Windows based, integrated FPGA design creation and simulation solution for team-based environments. Active-HDL’s integrated design environment (IDE) includes a full HDL and graphical design tool suite and RTL/gate-level mixed-language simulator for rapid deployment and verification of FPGA designs. The design flow manager evokes 200+ EDA and FPGA tools, during design entry, simulation, synthesis and implementation flows and allows teams to remain within one common platform during the entire FPGA development process. Active-HDL supports industry leading FPGA devices from AMD, Intel, Lattice, Microchip, Quicklogic and more. Top Features and Benefits Project Management Unified Team-based Design Management maintains uniformity across local or remote teams Configurable FPGA/EDA Flow Manager interfaces with 200+ vendors tools allows teams to remain on one...
Riviera-PRO addresses verification needs of engineers crafting tomorrow’s cutting-edge FPGA and SoC devices. Riviera-PRO enables the ultimate testbench productivity, reusability, and automation by combining the high-performance simulation engine, advanced debugging capabilities at different levels of abstraction, and support for the latest Language and Verification Library Standards. Available versions: 2025.04 , 2024.04 , … Aldec Riviera-PRO 2025.04 Win/Linux64 Tested Picture Riviera-PRO 2024.04 New Release Key Highlights The SystemVerilog type operator can be used on the list of the actual parameters of classes and design units parameterized with type. The type operator can be used in the type specification of typedef. The modules parameterized with type can be bound to instances with the use of the bind statement. Assigning the value null to SystemVerilog covergroup defined in a class outside of the class constructor is...
