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HDL Companion 是 HDL 设计师的瑞士军刀。它能帮助您快速掌握并维护任何 HDL 设计的概览，包括第三方 IP、遗留代码和其他 HDL 源文件。只需将完整的设计目录和设计文件拖入 HDL Companion，即可在几秒钟内生成完整的设计概览，揭示设计的各个方面。其图形用户界面 (GUI) 提供了多种导航方式，方便您浏览设计并查找所需细节。 可用版本: 3.4.x , 3.3.x ,… HDL Works HDL Companion 3.4 Rev1 Win/Linux Tested Picture 内置的模糊解析器可以接受任何 SystemVerilog、VHDL 或混合 HDL 设计代码；即使代码不完整或包含错误。语法正确的 HDL 代码也可以进行代码检查，以发现编译器未报告的问题。 HDL Companion 采用独特的布局，包含三个主窗口和一个控制台窗口，它们共同提供从高层结构到源代码细节的完整设计概览。其出色的导航功能（包括信号跟踪）使您可以轻松查找对象并查看其详细信息。 控制台窗口显示所有语法错误和警告，您可以使用从控制台窗口到 Scriptum 窗口的热链接轻松地在 HDL 源代码中找到它们。控制台窗口还可以用作 Tcl 解释器，可以在其中执行任何 Tcl 脚本或 shell 命令。 What is new in 3.4 More Information in English: HDL Works HDL Companion 3.4

EASE 兼具图形化和文本化两种 HDL 输入方式，让您可以自由选择。您无需精通 Verilog 或 VHDL。创建新设计时，只需使用图形和文本混合方式输入即可。EASE 会自动为您生成所选语言（VHDL 或 Verilog）的优化 HDL 代码。行业标准的版本控制环境可处理设计和配置管理，支持多个用户同时在同一个 EASE 项目中工作。 可用版本: 9.6.x , 9.5.x ,… HDL Works EASE 9.6 Rev2 Win/Linux Tested Picture 功能与优势 图形化设计环境，可自动生成分层 VHDL 或 Verilog 代码 符合以下标准： – VHDL：IEEE-1076 87、93 等2008 – Verilog：IEEE-1364 95、2001、2005 – SystemVerilog：IEEE-2005、2009、2012、2017 虚拟记录可降低图表复杂性并提高灵活性 真正的多用户设计环境和相关的版本控制，由功能强大的设计环境浏览器管理 一键导入旧版 Verilog 或 VHDL 设计并提取图形层次结构 与业界最流行的仿真器和综合工具无缝集成 平台无关的数据库 集成 HDL 语言编辑器 实时错误报告 What is new in the 9.6 release More Information in English: HDL Works EASE 9.6

Z-planner Enterprise™ 是一款基于现场求解器的 PCB 叠层规划和材料选择软件，针对 PCB 叠层设计和叠层设计管理进行了优化，是 PCB 设计流程的一部分。 可用版本: 2025.x ,… Z-zero Z-planner Enterprise 2025.1 Tested Picture Z-planner 企业版包含： HyperLynx 场求解器 无限阻抗组和层数 高级叠层向导 用于设计复用的叠层管理器 详细的制造属性和注释 Excel 叠层导出 Z-solver 横截面分析 玻璃层感知和玻璃编织偏斜缓解 工厂叠层导入 将工厂叠层与规范进行比较 叠层 DFM 和 DFSI 从 SI 软件导入/导出 More Information in English: Z-zero Z-planner Enterprise 2025.1

MIKE建模套件是工程师和科学家进行水环境建模的理想之选。该套件包含了DHI公司开发的MIKE内陆和海洋软件的大部分功能。用于在面向项目的环境中设置模拟、进行预处理和后处理分析、演示和可视化。 可用版本: 2026.x , 2025.x , 2024.x ,… DHI MIKE ZERO 2026.0 目前，MIKE Zero 2026.0框架提供以下DHI建模系统： MIKE 21：用于河口、近岸水域和海洋的二维建模系统 MIKE 3：用于深海、河口和近岸水域的三维建模系统 LITPACK：用于沿岸过程和海岸线动力学的建模系统 MIKE SHE：用于耦合地下水和地表水资源的建模系统 More Information in English: DHI MIKE ZERO 2026.0

Custom WaveView ADV 提供完整的晶体管级分析和调试环境，用于 SPICE 和 FastSPICE 仿真的预处理和后处理。Custom WaveView ADV 与 Synopsys 的 HSPICE®、FineSim® 和 CustomSim™ 集成，可简化 SPICE 和 FastSPICE 仿真的调试和分析流程，并提高设计效率。 Custom WaveView ADV 与 Synopsys 电路仿真器的结合为设计团队提供了高性能、高效率的仿真调试和分析环境，适用于复杂的 SoC 设计。 Synopsys Custom WaveView ADV 2024.09 Win/Linux64 Tested Picture Custom WaveView ADV 是一款基于网表的调试环境，适用于 SPICE 和 FastSPICE 仿真器，例如 HSPICE、FineSim 和 CustomSim。 Custom WaveView ADV 还与 Custom WaveView 紧密集成，支持波形交叉探测。这些工具协同工作，帮助设计人员在高效的设计调试和波形分析环境中快速执行定制的高级分析。 Custom WaveView ADV 设计浏览器 Custom WaveView ADV 设计浏览器可以快速访问最复杂的层次结构设计数据，并完整显示设计和文件信息。设计浏览器可以导入网表，并允许遍历设计层次结构、显示信号和元件列表，以及追踪层次结构中包含的连接。图 1 所示的这些视图协同工作，可以快速访问设计层次结构的所有内容。除了显示设计层次结构之外，设计浏览器还会显示包含该设计的相关文件层次结构。强大的搜索功能允许用户根据字符串、信号、实例和模块名称在层次结构中查找设计组件。 More for English: Synopsys Custom WaveView ADV 2024.09

IC Validator WorkBench (ICVWB) 是一款功能强大、性能卓越的分层版图可视化和分析工具。它能够快速查看和编辑从小型 IP 模块到完整芯片数据库的 GDSII、OASIS® 和 LEF/DEF 版图。此外，ICVWB 还可以让您轻松可视化和访问 IC Validator (ICV) 物理验证工具套件正在检查的版图数据，并查看物理验证结果。ICVWB 基于之前的 IC WorkBench Edit/View Plus (ICWBEV) 产品开发而来，并针对物理验证设计人员的需求进行了改进。 Synopsys IC Validator Workbench 2023.09 Linux64 Tested Picture 优势 以低内存开销快速打开大型 GDSII、OASIS 和 LEF/DEF 文件。此外，缓存文件可以显著缩短后续会话的加载时间。 即时打开优化后的 OASIS 文件。 轻松调试单元和形状的层次结构和布局。 通过切割层功能，快速交互式地确定并显示形状连接性。 改进了对 IC Validator (VUE) 应用程序的支持，用于查看和纠正 DRC 和 LVS 错误。 提供多种模式，用于合并不同格式和数据库单位 (DBU) 的版图。 比较版图和单元，并生成差异报告/版图。 在分层版图中为 Sentaurus 定义 TCAD 仿真域。 More for English: Synopsys IC Validator Workbench 2023.09 Linux64

SmartCtrl 2025.1为您带来更加直观高效的控制系统，树立控制技术新标杆。 PSC SmartCtrl 2024.1 Tested Picture 新型交流-直流转换器拓扑：三相PFC升压转换器。 全面支持两种不同的控制结构： 🔺 Alpha-Beta 控制 🔺 DQ 控制 可选择两种主要的滤波器类型： 🔺 L 滤波器 🔺 LCL 滤波器 对于 LCL 滤波器，可以选择主动阻尼或被动阻尼。 可针对 Alpha-Beta 控制结构调整比例谐振补偿器。 可调整两种不同锁相环 (PLL) 的控制回路： 🔺 同步参考系锁相环 (SRFPLL) 🔺 正交信号发生器 – 同步参考系锁相环 (QSG-SRFPLL) 已实现四种常用的 EMI 滤波器结构。 包含一种新的传感链定义方式。 可选择五种调制器类型。 已开发系统级稳定性分析工具。分析 EMI 滤波器的输出阻抗与受控转换器的输入阻抗。 设计可以实现 s 域和全数字控制回路。 独立的浮动窗口，提升用户体验。 可导出到第三方仿真器。 自动生成 C 代码。 More for English: PSC SmartCtrl 2025.1

PrimeSim HSPICE is the industry’s ‘gold standard’ for accurate circuit simulation and offers foundry-certified MOS device models with state-of-the-art simulation and analysis algorithms. With extensive usage in chip/package/board/backplane signal integrity simulation, cell and memory characterization, and analog mixed signal IC design, PrimeSim HSPICE is the industry’s most popular, trusted and comprehensive circuit simulator. Available versions: 2025.x , 2024.x ,… Synopsys PrimeSim HSPICE 2025.6 Win64 Tested Picture PrimeSim™ SPICE is a high-performance SPICE circuit simulator for analog, RF, and mixed-signal applications. PrimeSim SPICE offers a unique multi-core/multi-machine scaling and heterogeneous compute acceleration on GPU/CPU delivering faster runtime with sign-off accuracy. PrimeSim SPICE supports high-frequency noise analysis, efficient S-Parameter handling while offering advanced analysis capabilities for periodic and non-periodic time-domain and frequency-domain...

Aprisa 是一款面向现代 SoC 的以详细布线为中心的物理设计解决方案。无论您的目标是加快流片速度、降低总体拥有成本，还是实现最低功耗，Aprisa 都凭借其专利技术和一流的支持，确保您取得成功。 Aprisa 为复杂的数字 IC 设计提供完整的顶层分层设计和模块级实现功能。其以详细布线为中心的架构和分层数据库，能够在极具竞争力的运行时间内实现快速设计收敛和最佳结果质量 (QoR)。 可用版本:2025.x , 23.x , … Siemens Aprisa 2025.4 Linux Tested Picture 缩短设计收敛时间 统一的数据模型将真实的布线信息和寄生参数引入流程中的任何引擎和步骤。设计人员可以在布线前阶段就自信地了解其设计可实现的功耗、功耗和功耗比 (PPA)，从而大幅减少全流程迭代次数。 AI 驱动的宏布局技术 只需经验丰富的设计师所需时间和精力的一小部分，即可实现专家级设计师品质的宏布局。无需进行全流程迭代即可锁定给定设计的最佳宏布局。 低功耗专利技术 将低功耗作为功耗敏感型设计的主要设计指标，同时不牺牲性能。设计人员可以选择满足其最佳 PPA 的权衡方案，从而减少流片最后阶段的功耗清理工作。 More for English: Siemens Aprisa 2025.4 Linux